上海华虹（集团）有限公司校招 YE 良率提升工程师面试经验——求职精灵（finsight.work）

答题模板：学校 + 专业 + 研究方向（一句）→ 1 个与岗位相关的项目 / 课题（重点讲你做了什么、用了什么方法、得到什么结果）→ 为什么投华虹这个岗位（一句收尾）。控制在 1.5~2 分钟。
参考范例：「面试官好，我是 XX 大学材料 / 电子专业硕士，研究方向是薄膜沉积工艺。研究生期间我做了 XX 课题，主要负责 PECVD 工艺参数优化，通过 DOE 方法把薄膜均匀性从 ±5% 提升到 ±2%。我了解到华虹在功率器件和特色工艺平台上国内领先，希望能在 fab 里把工艺经验落地，所以投递了 PIE / PE 岗位。」

不要只说「上海机会多」，要扣住半导体行业 + 个人稳定性。
参考话术：「第一，上海是国内集成电路产业最集中的城市，张江和金桥聚集了完整的产业链，对我做工艺方向的人来说职业成长空间最大；第二，我之前在上海实习 / 参加过 XX，对这里的生活环境已经适应；第三，华虹是上海本土的国企晶圆厂，平台稳定，我希望长期在上海扎根发展。」

明确接受，并说明你理解 fab 生产需要 24 小时运转，表现出心理预期。
参考话术：「可以接受。我了解晶圆厂是 24 小时连续生产的，工艺岗需要随时响应线上异常。培训期倒班我也有心理准备，这是熟悉产线最快的方式。工作中遇到紧急情况需要加班、on call 我也理解，会配合团队安排。」

考察意图是判断你的稳定性——家庭是否支持你在上海长期工作、经济压力大不大。
参考话术：「父母在 XX（老家），都是普通职工 / 退休，身体状况良好，不需要我在身边照顾。他们也支持我到上海发展，认为半导体行业有前景。我自己也计划在上海长期稳定工作。」
如实回答即可，重点传递「没有家庭负担拖累、能稳定在上海工作」的信号。

考察意图是判断你是否会因为异地 / 感情原因离职。
单身就如实说单身；有对象就说明对方也在上海或有计划来上海，不会因为感情影响工作稳定性。不要回避，HR 只是确认稳定性。

用 STAR 法则讲一个体现沟通协调或执行力的例子。没有学生工作就讲课题组里组织过什么活动、帮导师处理过什么事务，重点是「你有角色、有动作、有结果」。

诚实但有策略。可以说投了中芯国际、华力、长江存储等同类 fab，表示华虹是你的优先选择之一。
不要说只投了华虹（显得选择少），也不要说拿了很多互联网大厂 offer（显得心不在此）。
参考话术：「我主要投递的都是晶圆制造类岗位，包括中芯国际、长江存储等，华虹是我非常意向的公司，因为平台和方向都匹配。」

优点要结合岗位说，例如「做事细致、喜欢数据分析、能抗压」。
缺点要说一个真实但不致命的，并讲你在怎么改进。例如「我之前经验主要在实验室小规模工艺，对量产产线的认识还不够，所以希望进公司后快速跟线学习」。

考察意图是判断你能不能按时毕业、能不能全职到岗。
参考话术：「小论文已经投出 / 在审，大论文实验基本做完，正在写。课题组一般工作日朝九晚九，周末休息，我能保证毕业后全职入职。」

说一个具体的、健康的爱好（跑步、打球、游泳、看书），体现你有稳定的情绪调节方式。不要说「没什么爱好」，也不要说「打游戏」。

如实回答。华虹部分岗位要接触英文文献和设备手册，英语成绩是加分项。分数不高就强调「能阅读英文文献和操作手册」。

不要找借口。可以说「大一大二还在适应学习方式，后来找到了方向，专业核心课成绩明显提升」，或者「我把更多精力放在了实验课题和项目上」。态度诚恳即可。

答题框架：S 背景一句话 → T 你的任务 → A 你的具体行动（重点，讲你个人做了什么，不要全讲「我们」）→ R 量化结果 + 收获。
要点：面试官会追问细节（「这个参数为什么这么设？」「你当时怎么判断的？」），所以项目一定要选自己真正做过、能讲清楚每个环节的。

参考话术：「我会先听完对方的理由，然后把数据和逻辑摆出来对比。如果我有实验证据支持自己的判断，会设计一个对照实验来验证；如果对方有道理，我会及时调整。目标是把事情做对，不是争输赢。」

结合岗位 JD 说。fab 工艺岗看重动手能力、数据分析习惯、能扛压、沟通协作和稳定性，从中挑 2~3 个并用具体经历佐证，不要空讲形容词。

硅片准备：拉晶 → 切片 → 抛光，获得晶圆。
前道（FEOL，制造晶体管）：

• 氧化：硅片表面生长 SiO₂ 绝缘层；
• 光刻：涂胶 → 对准 → 曝光 → 显影，把掩膜版图形转移到光刻胶上；
• 刻蚀：用湿法（化学药液）或干法（等离子体）把图形转移到薄膜上；
• 离子注入：掺杂硼（P 型）或磷 / 砷（N 型），形成源漏极和阱区；
• 薄膜沉积：CVD/PVD/ALD 沉积各种介质层和金属层；
• CMP：化学机械抛光，把表面磨平，为下一层光刻提供平坦表面。

后道（BEOL，金属互连）：多层金属布线（钨 plug → 铝 / 铜互连 → 层间介质）。
最后：晶圆测试（CP 测试）→ 划片 → 封装 → 成品测试（FT）。

结构：四端器件——栅极 G、源极 S、漏极 D、衬底 Body。以 NMOS 为例，在 P 型硅衬底上做两个重掺杂 N+ 区作为源和漏，源漏之间表面覆盖一层很薄的 SiO₂ 栅氧化层，氧化层上方是栅极材料（多晶硅或金属）。
工作原理：栅极加正电压 → 电场穿过氧化层 → 衬底表面感应出电子 → 当栅压超过阈值电压 Vth 时，表面形成 N 型反型层（导电沟道）→ 源漏之间导通，电流从漏极流向源极。栅压越大，沟道电导越大，通过栅压控制沟道开关，这就是场效应。
PMOS 相反：N 型衬底，P+ 源漏，栅加负压形成空穴沟道。

P 型半导体（掺硼，多空穴）和 N 型半导体（掺磷，多电子）接触后，电子从 N 区扩散到 P 区，空穴从 P 区扩散到 N 区，在交界处形成耗尽层和内建电场。
PN 结具有单向导电性——正偏导通，反偏截止。它是二极管和晶体管的基础结构。

不要只说「我觉得适合」。要说明你了解这个岗位每天干什么、解决什么问题，以及你的哪段经历匹配。
以 PIE 为例：「PIE 是工艺整合工程师，负责把光刻、刻蚀、薄膜、注入等各模块串起来，保证整层出片合格。我研究生做的就是工艺优化课题，需要同时考虑多个参数之间的耦合关系，和 PIE 的跨模块协调工作比较像，所以觉得匹配。」

YE 负责监控产线良率、分析缺陷来源、推动各模块改善，最终提升芯片良率。良率通常分：

• 晶圆良率（Wafer Yield）：整片晶圆走完流程不报废的比例；
• 芯片良率（Die Yield / Chip Yield）：一片晶圆上合格 die 数占总 die 数的比例，这是行业通常说的「良率」。

进一步细分还可以分为功能性良率（电测通过）、参数性良率（性能参数达标）、可靠性良率（老化测试后仍合格）。
不同口径对应不同的改善抓手，做分析前先确认口径才不会误判。

1. 看 wafer map：失效图形是中心 / 边缘 / 随机 / 条带 / 圆弧？不同图形指向不同根因；
2. 看 DOI（缺陷观察）：inline 缺陷扫描，对缺陷分类（comet、scratch、particle、残留），按 Pareto 图找 TOP 缺陷；
3. 用 SPC 监控关键参数趋势，确认异常起始时间点；
4. 对失效 die 做 FA：SEM 切片、EDS 成分分析、OBIRCH、EMMI 发光定位；
5. 推动 MRB（物料评审委员会）处理异常批，输出 8D / 5Why 报告闭环。