**方向描述** 将大模型推理中的**核心算法与数据处理流程固化到硬件中**，在 FPGA 平台上实现高吞吐、低延迟的专用加速通路。你将参与从算法硬件化、RTL 设计、接口集成到板级验证的完整开发流程，是我们软硬件协同系统的硬件基石。 **核心工作内容** - 将大模型推理中的**核心算法与高吞吐数据处理流程**映射到 FPGA 架构，包括但不限于数据流设计、流水线优化、存储层次规划 - 设计并实现**PCIe、DDR、SSD 等高速接口**的控制器与数据通路，保障加速器与主机、存储之间的高效数据交互 - 参与 RTL 代码编写、功能仿真、时序收敛与上板调试，建立从模块级到系统级的验证流程 - 与算法和系统团队紧密协作，根据硬件特性反向指导算法设计，实现软硬件协同优化 **我们希望你** - 熟练掌握 Verilog/SystemVerilog，有完整的 RTL 设计与验证经验 - 熟悉 FPGA 开发流程（Xilinx/Intel），掌握综合、布局布线、时序分析等工具链 - 了解 PCIe、DDR4/5、NVMe 等高速接口协议，有相关接口实现经验者优先 - 对 AI 算法的硬件实现有基本理解，能够将算法描述转化为高效的硬件架构 - 加分项：有流片（ASIC）经验、HLS 开发经验、或在 FPGA 上实现过 AI 加速算子