岗位职责：1 用AI进行芯片设计 2 参与数字芯片/IP的需求分析与微架构设计，根据规格书完成模块划分与方案制定； 3 使用 Verilog/SystemVerilog 进行 RTL 设计与编码，完成功能模块的逻辑实现； 4 配合验证工程师定位并修复设计缺陷，保证功能正确性； 5 完成设计的时序约束（SDC）编写，配合综合、STA、功耗等流程，推动模块从 RTL 到后端的收敛； 6 参与 lint、CDC/RDC 检查、code review 等，保证设计质量与可维护性； 7 撰写并维护设计文档（微架构文档、接口文档等），沉淀团队技术资产； 8 参与 FPGA 原型验证或硅后 bring-up。 任职资格： 基本要求 熟练使用AI进行编程； 2027 届本科及以上学历（硕士优先），微电子、电子工程、集成电路、计算机、自动化、通信等相关专业； 掌握数字电路基础，熟悉同步时序逻辑、FSM、跨时钟域处理等基本概念； 熟悉 Verilog/SystemVerilog，有 RTL 设计经验（课程项目/竞赛/实习均可）； 了解数字IC设计基本流程（RTL → 仿真 → 综合 → 时序/后端）； 具备良好的逻辑思维、学习能力和团队沟通能力，做事踏实、有 owner 意识。 加分项（Preferred） 有流片经验，或参与过完整 SoC/IP 项目； 熟悉常用总线协议（AMBA AXI/AHB/APB 等）； 熟悉脚本语言（Python/Perl/Tcl/Shell），能做流程自动化； 熟悉 Linux 开发环境及 EDA 工具（VCS、Verdi、DC、PrimeTime 等）； 了解低功耗设计（UPF）、DFT（scan/MBIST）或 STA 收敛； 在 ASIC 竞赛（如"集成电路设计大赛"）、ICCAD、龙芯杯等有获奖经历； 有 FPGA 原型验证或硅后调试经验。 基础信息：工作地点：北京；学历要求：本科；经验要求：经验不限；岗位类型：校园 岗位标签：存储芯片；Verilog；SystemVerilog