1、精通Verilog语言，具有丰富的编码经验和良好的编码风格，熟练掌握流水线、时分复用、乒乓处理和跨时钟域处理等设计技巧，熟练掌握常用电路的设计方法，如状态机、FIFO、总线译码等，熟练掌握组合逻辑、时序逻辑和时序分析等基本概念； 2、具有一定的电路硬件调试和分析能力，掌握基本的硬件电路知识； 3、熟练掌握常用FPGA开发工具的使用，如ISE、Vivado、VCS、Modelsim等； 至少具有以下要求之一： 4、掌握常用型号FPGA，如Xilinx K7/A7/V7/Zynq等的底层结构与使用，并能根据项目需求进行FPGA选型； 5、熟悉常用功能IP，如ADC、DAC、FLASH、SRAM、DRAM的工作原理与集成； 6、熟悉常用总线、接口的操作时序、IP集成和硬件设计，如AHB、APB、AXI、UART、SPI、I2C、CAN、PCIE、Rapid IO等； 7、熟悉tcl、perl、shell编程，具有一定的脚本批处理能力。 四、其他要求 1、具有良好的英文阅读能力、文档写作能力和团队协作与沟通能力； 2、满足以下条件之一者优先录用： a）熟悉Matlab或Python编程，能快速对实验数据进行统计分析； b）熟悉常用密码算法，具有密码算法或硬件安全方面设计经验 c）具有机器学习的专业背景，熟悉机器学习算法与平台，能基于机器学习解决一定的问题。