1、 根据芯片规格，完成SOC芯片CRG架构设计、电源域设计及低功耗设计等； 2、 负责全芯片SDC时序约束编写、STA Timing分析与时序优化； 3、 参与SOC系统集成、前后端协同联调，跟进芯片研发、流片及量产全流程，落地功耗与时序优化方案。 1、 本科及以上学历，微电子、集成电路等相关专业，3年以上SOC数字前端设计经验，有完整芯片流片经验优先； 2、 熟练使用Verilog语言，掌握CRG时钟复位设计方法、电源域划分和SOC低功耗设计流程，掌握主流低功耗设计方法与技术； 3、 精通SDC约束编写、STA时序分析、时序收敛优化，熟练使用Shell、TCL、Python以及常用EDA工具； 4、 具有SOC系统设计与集成经验者，具备前后端、DFT、封装、SIPI、测试等端到端芯片开发全流程经验者优先。