1.负责 SoC/子系统级的验证用例撰写、调试与回归验证，覆盖功能验证、随机激励生成、断言检查等场景； 2.深入分析设计规格，制定验证策略和分解测试点，进行充分性验证，收集覆盖率，确保功能完备性与稳定性； 3.持续跟踪并解决仿真过程中的异常行为，定位 RTL 设计缺陷，协助设计工程师修复 bug，优化验证效率与仿真性能； 4.维护自动化验证流程（Makefile / Python 脚本），推动验证环境标准化与复用，提升团队整体交付质量。 1. 微电子、集成电路、电子工程、通信工程、计算机等相关专业，硕士及以上学历； 2.熟练掌握 SystemVerilog 语言，深入理解面向对象编程（OOP）思想；熟悉 UVM 验证方法学，能够独立搭建 Testbench 核心组件； 3.具备较强的动手实践能力，有 UVM 验证项目经验者优先（IP 验证、课程设计、竞赛或实习经历）； 4.熟悉常用 EDA 仿真工具（VCS / Verdi / QuestaSim / Xcelium 至少一种），掌握 Linux 开发环境，了解 Shell / Makefile / Python 等脚本语言； 5.具备较强的学习能力和问题分析能力，工作严谨踏实，有良好的团队合作精神与沟通能力，执行力强。