岗位描述 1. 负责复杂数字模块或子系统的综合、时序收敛与实现优化，对性能、面积、功耗（PPA）负责。 2. 主导约束（SDC）制定、时序分析（STA）与收敛策略，解决跨时钟域、多模式多工况（MMMC）的关键问题。 3. 完成逻辑综合、形式等价检查（LEC）、低功耗 UPF 处理，确保设计满足工艺和流片要求。 4. 与前端 RTL、验证、DFT、PD 团队深度协作，推动功能正确性、时序、布局布线的多环节协同优化。 5. 分析版图反馈（如区域拥塞、时钟树、长路径/短路径问题），提供实现可行性建议与 RTL 返修方向。 6. 参与 Floorplan、Clock Tree、Route 等关键阶段的策略制定，提升整体实现质量。 任职要求 1. 5 年以上 ASIC 实现经验，完成过大中型 SoC、CPU、NPU 或高复杂度 IP 的量产项目。 2. 深入掌握综合、STA、LEC、CDC 等工具链，熟悉 UPF、MMMC、多电压域和低功耗实现流程。 3. 精通时序收敛策略，能独立解决 Setup/Hold、跨 clock domain、Deep Pipeline、复杂数据通路的问题。 4. 理解 RTL 架构与微架构，及Floorplan、CTS、Route 等后端流程，具备跨团队协作推动问题闭环的经验。 5. 有高速接口、存储子系统、低功耗 SoC 等场景经验者优先。 6. 熟练掌握脚本工具（TCL/Python/Shell）