工作职责：1.负责数字芯片后端全流程设计与优化 （1）物理实现：主导Netlist到GDSII的物理设计，包括Floorplan规划、电源网络设计、布局布线（Place & Route）、时钟树综合（CTS）、时序收敛及物理验证（DRC/LVS）。 （2）PPA优化：优化芯片性能（时序）、功耗及面积（PPA），通过IR压降分析、串扰分析、功耗计算等手段提升能效。 （3）设计协同：与前端设计团队协作完善时序约束，反馈物理实现中的时序瓶颈和功能差异，支持设计收敛。 2.物理验证与签核 （1）主导静态时序分析（STA）、形式验证（Formal Verification）及低功耗验证（UPF/CPF流程），确保设计满足流片标准。 （2）解决信号完整性、天线效应、ESD防护等可靠性问题。 3.流程开发与自动化 （1）使用Tcl/Python/Perl等脚本开发自动化流程，提升布局布线、约束生成、验证效率。 （2）参与EDA工具链选型与配置（如Synopsys ICC/Cadence Innovus）。 4.文档编写与团队协作 （1）按规范编写设计文档、验证报告及流片数据包，确保可追溯性。 （2）支持封装团队完成芯片封装交互，协助解决制造相关问题。 5.技术研究与人才培养 （1）跟踪先进工艺设计方法，参与技术预研。 （2）协助培训初级工程师，沉淀团队知识库。任职资格：1. 专业要求：微电子、集成电路、电子工程、计算机科学与技术及相关专业。 2. 教育水平：硕士及以上学历（硕士优先）。 3. 相关经验： （1）应届生或1-3年数字芯片后端设计经验（3年以上者优先）。 （2）熟悉主流EDA工具链（如Synopsys DC/PT/ICC、Cadence Innovus、Calibre）。 （3）具备先进工艺（28nm及以下）流片经验、低功耗设计（UPF/CPF）或高速接口（DDR/PCIe）后端实现经验或大型SoC芯片顶层集成经验的优先。 4. 外语要求：英语四级及以上，可熟练阅读技术文档。