1. 参与 IP 模块级验证策略和验证计划的制定； 2. 阅读 IP 设计文档和协议规范，理解设计需求，提取测试点并编写验证计划； 3. 参与基于 UVM 的 IP 级验证环境搭建、调试和维护； 4. 负责 IP 模块级测试用例的开发、调试与回归； 5. 开发验证组件（driver、monitor、scoreboard、sequence、coverage model 等）； 6. 编写定向测试和随机约束测试，收集功能覆盖率和代码覆盖率； 7. 使用 VCS/Verdi 等 EDA 工具进行仿真调试，定位设计缺陷并协助设计工程师修复； 8. 配合上级完成验证报告编写、覆盖率分析及验证签核工作。 1. 硕士及以上学历，微电子、电子工程、计算机、通信等相关专业； 2. 掌握 SystemVerilog 语言，了解 UVM 验证方法学的基本概念和架构； 3. 掌握 Verilog/HDL 语言，能够阅读和理解 RTL 设计代码； 4. 熟悉 Python 或 Shell 脚本编程，具备一定的脚本编写能力； 5. 了解常用 EDA 仿真工具（VCS/Xcelium/QuestaSim 等）的基本使用； 6. 了解数字电路设计基础，熟悉时序逻辑和组合逻辑设计； 7. 具备良好的英文阅读能力，能够阅读英文技术文档和数据手册； 8. 具有较强的学习能力、沟通能力和团队合作精神。