1、参与 SoC 系统级 / 子系统 / 模块级设计方案讨论，协助梳理设计需求与技术指标； 2、阅读 SoC 相关设计文档，理解模块功能需求，辅助提取设计要点与约束条件； 3、负责 SoC 部分功能模块的基础设计工作，包括需求分析、Spec 初步梳理、IP 选型辅助，尝试进行简单 RTL 代码编写； 4、协助完成 SoC 的 clock/reset/low power/debug 设计相关辅助工作，如整理设计参数、核对设计逻辑； 5、参与 SoC 模块级 Lint/CDC 等设计检查，协助定位并记录检查中发现的问题； 配合验证团队，提供设计相关说明。 1、本科及以上学历，电子信息工程、微电子科学与工程、集成电路设计与集成系统等相关专业； 2、掌握数字电路基础原理，了解 SoC 芯片基本架构（如 CPU、接口模块、存储模块等）及 IC 前端设计流程； 3、熟悉 Verilog 硬件描述语言，能独立完成简单模块的 RTL 代码编写与仿真； 4、了解至少一种常见 EDA 工具（如 VCS、Verdi、Spyglass 等）的基本使用，有相关课程设计或项目经验者优先； 5、掌握 Python/Perl/Tcl 等任一脚本语言基础，能编写简单脚本辅助设计工作者优先； 6、对 SoC 设计中的 CPU、NoC、CRG、低速接口（I2C/SPI/UART）等模块有基础了解，或参与过相关课程项目、竞赛者优先； 7、具备良好的学习能力与逻辑思维，能快速理解技术需求，有责任心，具备团队协作与沟通能力；