1.参与高速混合信号电路（如SerDes、PLL、时钟分布、高速驱动器等）的架构理解、模块仿真与性能分析； 2.在导师带领下完成关键模拟单元（如CTLE、DFE、CML/LVDS、基准源等）的设计、仿真与优化； 3.学习版图协同设计流程，协助完成寄生提取、后仿真及可靠性验证； 4.参与芯片测试方案讨论，支持回片数据整理与基础问题定位； 5.整理研究笔记、仿真报告与设计文档，逐步建立工程化思维。 1.微电子、集成电路、电子工程或相关专业硕士以上学历； 2.具有模拟/混合信号电路设计经验（如运放、LDO、带隙基准等）； 3.具有高速接口电路经验（如SerDes、PLL、DDR PHY、USB/PCIe物理层等）； 4.具有数据转换器（ADC/DAC）、时钟电路、均衡技术经验（CTLE/DFE）； 5.具有高速I/O标准经验（如CML、LVDS）或信号完整性分析； 6.掌握模拟电路基本原理、反馈系统、噪声与稳定性分析； 7.熟悉CMOS器件特性及基本工艺流程； 8.了解高速电路中的抖动、串扰、电源噪声等关键问题者优先； 9.使用过 Cadence Virtuoso、Spectre/HSPICE、ADS、Matlab 或 Python 进行电路仿真或建模； 10.具备良好的数理逻辑与系统思维能力； 11.对芯片设计有强烈兴趣，愿意深耕技术； 12.善于沟通，乐于在团队中学习与分享。