岗位职责（Key Responsibilities） 1. 负责SoC Top顶层架构设计与顶层RTL开发，完成全芯片IP模块例化、信号互联、端口整合、层级划分，保障整体架构合规、清晰、可收敛。 2. 负责全局时钟树架构、复位架构、电源域/电压域架构设计与实现，完成时钟分频、门控时钟、异步复位、跨域同步等顶层关键电路设计。 3. 统筹全芯片地址空间分配、中断拓扑、DMA通路规划，配合总线团队完成NoC/Arteris/SkyeChip总线与各IP的顶层对接集成。 4. 负责顶层模块仿真、编译调试、时序预分析，配合后端完成Floorplan、时序收敛、拥塞优化、跨时钟域问题修复，保障全芯片Sign-off进度。 5. 负责FPGA原型验证顶层适配、板级调试，支撑样片Bring-up阶段顶层相关问题定位、分析与修复。 6. 输出SoC顶层架构文档、集成规范、时钟复位方案、设计Checklist，参与架构评审、设计评审，把控顶层设计质量与风险。