SOC设计-CPU资深设计工程师(J10328)当面告知
中茵微电子（北京）股份有限公司
2026-12-13 18:58:49
社招本科硕士
岗位详情
地区：
北京
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上海
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江苏省
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苏州市
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福建省
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厦门市
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四川省
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成都市
专业要求：
电子信息工程微电子科学与工程
岗位职责：
岗位职责（Key Responsibilities）
1. 负责SoC CPU子系统整体方案设计与RTL集成，完成多核CPU、L2/L3 Cache、SCU、GIC中断控制器、PMU等核心模块的顶层例化与信号互联。
2. 负责CPU子系统总线对接与数据通路设计，完成CPU与Arteris/SkyeChip NoC、DDR控制器、外设、NPU的互联适配，优化主从通路、读写带宽与访问延迟。
3. 负责CPU子系统全局时钟、复位、低功耗架构设计，包括CPU域门控时钟、异步复位、电源域开关、唤醒/休眠机制开发与集成。
4. 负责Cache一致性、多核数据同步、中断拓扑、IPI核间通信机制设计与调试，保障多核系统稳定运行与性能达标。
5. 完成CPU子系统模块仿真、编译调试、CDC检查、时序预评估，配合后端完成时序收敛、功耗优化，支撑全芯片Sign-off。
6. 支撑FPGA原型验证、芯片Bring-up、软硬件联调，快速定位CPU启动、总线访问、中断、功耗、复位异常等问题。
7. 输出CPU子系统架构设计文档、集成规范、调试手册，参与架构与设计评审。
招聘要求：
任职要求（Qualifications）
1. 学历专业： 微电子、电子工程、计算机等相关专业，本科及以上学历（硕士优先）。
2.工作经验： 3年及以上 SoC CPU整合经验，具备完整的芯片流片（Tape-out）经历。
3.熟悉ARM Cortex-A/X， RISC-V系列CPU架构，熟练掌握多核SCU、GIC、Cache层级、一致性协议、CPU功耗管理子系统集成流程。
4. 熟练使用Verilog/SystemVerilog，熟悉前端仿真、综合、CDC、时序分析等EDA工具链，可独立完成CPU子系统设计与问题排查。
公司介绍
中
中茵微电子（北京）股份有限公司
中茵微电子（北京）股份有限公司，成立于2021-02-01，位于北京，法定代表人：王洪鹏，登记状态：存续，注册资本1806.5002万人民币，公司类型：民营/私企