1、负责芯片模块或顶层（Top Level）的综合（Synthesis）工作，将RTL代码转换为门级网表（Netlist）。关键任务是根据设计需求，编写和验证精确的时序约束文件（SDC），并负责其检查与完善，以确保时序签核（Timing Signoff）的安全性与准确性； 2、负责形式验证（Formality）以确保RTL与网表的功能一致性。验收前端设计的RTL代码质量，完成跨时钟域检查（CDC）和复位域检查（RDC）。编写综合相关的设计文档，并与前端设计、验证及后端物理实现团队紧密协作，推动设计问题的解决。