工作内容： 1. 负责数字电路 / SoC模块方案设计、代码编写、仿真调试与功能验证； 2. 参与系统架构评审、模块分解、时序分析、功耗与面积优化； 3. 编写 Verilog/SystemVerilog RTL 代码，完成综合、布局布线、时序收敛； 4. 配合验证、后端、测试团队，定位并修复功能、时序、BUG 问题； 5. 输出设计文档、仿真用例、约束文件、测试说明等技术资料，跟进芯片 / 板卡流片、板级调试，保障项目按节点落地。 任职要求： 1. 电子、微电子、集成电路等相关专业，本科及以上学历，5年以上工作经验； 2. 熟练使用Verilog/SystemVerilog，具备扎实数字电路理论基础； 3. 掌握主流 EDA 工具（Vivado/Quartus、仿真器、综合工具）使用； 4. 理解时序概念、静态时序分析 (STA)、时钟约束、跨时钟域处理； 5. 具备独立模块设计、仿真、问题排查能力，有项目实战经验； 6. 逻辑思维清晰，责任心强，具备良好沟通协作与抗压能力。 福利待遇： 五险一金（公积金各12%）、企业年金、补充商业保险、带薪年假、年度体检及丰富员工关怀（下午茶、节日福利、运动协会等）。