1. 时钟设计 ● 主导SoC芯片级时钟架构规划，制定时钟树（Clock Tree）方案包括全局时钟分布、分频/门控策略、低功耗时钟切换等。 ● 实现DFS, DVFS, AVFS等技术的方案制定和RTL设计，支持芯片功耗优化,解决时钟切换时的glitch, 处理器的di/dt等问题。 ● 定义时钟约束（SDC），协同实现时钟树综合与优化。 2. 复位设计 ● 负责SoC芯片的复位架构设计，包括全局复位，局部复位，多电源域复位策略 ● 定义复位源（上电复位，看门狗复位，软件复位等）及其优先级管理 ● 定义复位时序约束(SDC),确保复位路径满足时序要求。 3. 时钟相关IP的开发和集成 ● 与模拟工程师合作，完成高性能PLL/DLL的架构设计和实现 ● 集成PLL/DLL/时钟发生器（Clock Generator）等IP ● 支持芯片的整个开发流程，完成RTL Coding, SDC/UPF开发，完成LINT/CDC/RDC/GCA/CLP/FM等检查流程。 ● 提供时钟相关的时序收敛（Timing Closure）和功耗分析支持。