1.微电子及其相关专业，本科以上学历，3年以上工作经验； 2.精通Verilog硬件描述语言，有扎实的数字电路基础； 3.熟练掌握数字前端设计工具和流程（VCS, Design Compiler, Spyglass, Formality等）； 4.深入理解静态时序分析原理，能独立完成模块/子系统级时序约束、综合和时序收敛； 5.作为核心成员，有一次以上成功流片经验； 6.有数模混合芯片中数字部分设计经验者优先； 7.良好的英语读写能力，自驱力强，善于沟通，注重团队协作。 1.独立开发复杂数字电路模块，负责模块/子系统的规格定义、架构设计、RTL编码、自测和综合； 2.参与或主导芯片顶层集成； 3.与验证工程师协作，完成系统和模块芯片验证，确保设计功能正确； 4.技术指导与流程优化：指导初级工程师；参与或主导设计方法、流程脚本的优化，提升设计效率和质量；