• 系统级建模与算法开发： 负责超高速 SerDes 系统的端到端建模，模拟实际电路中的非理想特性与信道损伤。 • 核心均衡算法设计： 设计并优化接收端 (Rx) 的核心算法，包括 FFE、DFE、MLSE 以及新型架构，在严苛损耗下（如 35dB+ loss）满足极低的纠前误码率（BER）要求。 • 非线性补偿与降噪： 研发低复杂度、低延时、低功耗的非线性补偿算法，并提出有效的高频噪声整形方案，提升均衡后的 SNR 表现。 • CDR 环路建模： 负责时钟数据恢复（CDR）模块的系统级建模与优化，涵盖 Mueller-Muller PD、CDR-FFE、DLF、Slicer 等关键模块。 • 跨团队协同与交付： 负责算法的定点化与性能对比验证，完成与 RTL 团队的 Bit-match 比对，交付高质量的算法说明文档与仿真测试报告。