1. 参与SOC/IP DFT(Design-For-Test)架构规划, design, implementation, ATPG, pattern simulation, diagnosis等； 2. 研究SOC/IP最先进的DFT设计架构和方法学技术； 3. 开发新的DFT流程和in-house方法,并应用到多个SOC/IP； 4. 协助解决SOC在DFT implementation & silicon test过程中遇到的问题。 1. 计算机/电子信息工程或相关领域，本科/硕士及以上学历,三年或以上ASIC领域工作经验 2. 熟悉Verilog，熟悉ASIC前端设计的流程 3. 熟悉Synopsys DC/DFTC/TetraMAX/VCS 或Mentor Tessent平台的使用 4. 熟悉脚本语言开发：Makefile/Tcl/Perl/Python等 5. 具备良好的英文交流技巧和Presentation经验 6. 具备认真细致的工作态度，对测试技术充满好奇心，勇于承担责任，乐于帮助同事 加分项： 1）具备ASIC设计经验，如：RTL coding, Synthesis, P&R, STA timing signoff, IR Analysis等经验者优先； 2）熟悉IEEE1149.1/1149.6/1500标准, 有boundary scan经验者优先；具备可测性理论知识和概念优先 3）熟悉Spyglass DFT工具分析RTL testability/DRC check 者优先； 4）熟悉Synopsys DFTMAX/Mentor EDT测试压缩架构, 精通STIL语言者优先； 5）熟悉主流的ATE（UltraFlex/V9300）测试开发flow, pattern conversion, Timing-set, pattern debug, Shmoo等工作者优先。