1. 参与SoC In-System Test架构设计与功能规格定义； 2. 参与SoC In-System Test相关的Power/Clock/Reset子系统架构设计； 3. 负责In-System Test IP的RTL设计、验证调试及性能优化； 4. 负责IP级与SoC级In-System Test的设计集成与系统整合； 5. 参与SoC开发全流程，涵盖Design、Implementation、Verification、Post-Silicon Test及Bringup等环节。 1. 计算机、电子信息工程、微电子或相关专业，本科及以上学历； 2. 2~3年及以上ASIC/SoC设计领域工作经验； 3. 熟练掌握Verilog HDL，熟悉ASIC前端设计流程； 4. 具备Power/Clock/Reset架构设计经验； 5. 熟悉至少一种脚本语言：Makefile/Tcl/Perl/Python。 6. 良好的英文读写能力，具备技术文档撰写及Presentation能力； 7. 工作认真细致，具备良好的团队协作精神和责任心。 【优先考虑】 1. 具备车规级芯片设计或测试经验，如LBIST、Lock-step、ECC等； 2. 具备功能安全（FuSa）相关经验，熟悉ISO 26262、AEC-Q100标准； 3. 具备车规安全分析经验，如FMEA/FMEDA； 4. 熟悉计算机体系结构，了解UFS/eMMC、AMBA等总线协议，有CPU/Fabric IP集成配置经验； 5. 熟悉SoC PAD设计、Clock/Reset/Power管理、Bootup流程等； 6. 有完整ASIC设计经验，包括RTL Coding、Synthesis、P&R、STA Timing Signoff、IR Analysis等； 7. 具备DFT可测性设计理论知识，了解Scan/ATPG/BIST等概念。