负责芯片集成与网表（Netlist）生成。 负责逻辑综合（Synthesis）以及 RTL 与网表的质量检查。 负责形式验证（Formal Verification）。 制定与验证设计约束（Constraints），并进行时序预算（Timing budget）。 与 ASIC 团队紧密协作，分析并解决特殊的时序问题。 跨团队协作，完成芯片划分（Partitioning）与布局规划（Floorplan）。 与 PnR（布局布线）工程师协同工作，实现模块级（Partition）和全芯片级（Full chip）的时序收敛。 负责特殊模式下的时序收敛（如 IO、测试、时钟、异步等）。 负责功能性工程变更单（Function ECO）的创建与实现。 开发并持续优化从前端（布线前）到后端（布线后）的完整时序收敛流程。 为上述各个工作环节开发自动化流程脚本，并不断探索和完善设计方法学（Methodology）。