1、分析毫米波（mmWave）应用场景下的系统级需求，负责高频、高性能锁相环（PLL）的架构推导与定义； 2、负责将PLL系统整体指标（如相位噪声、锁定时间、功耗等）分解，转化为各个子电路（包括VCO、PFD、CP、Loop Filter、Divider等）的具体设计指标。使用 建模工具对PLL系统进行高精度的行为级建模、环路仿真以及算法验证； 3、基于主流工具进行晶体管级电路设计与前仿真验证；利用相关电磁场仿真软件对高频/毫米波无源器件及关键走线的寄生效应进行精确建模与协同优化； 4、指导版图工程师完成高频版图绘制，把控后仿真验证流程；参与芯片的实验室实际测试与调试，对比测试数据与仿真结果，确保芯片指标达标。 1、微电子学、集成电路设计、电子工程或相关专业硕士或博士学位； 2、具备90nm及以下先进工艺节点的项目经验。熟悉锁相环相关的完整流片（Tape-out）及实际芯片上板测试经验； 3、熟练掌握相关模拟IC设计与验证工具； 4、熟练使用相关电磁场仿真工具进行高频无源元器件建模； 5、具备扎实的数学与系统建模功底，熟练使用相关工具进行环路行为级仿真；扎实的模拟/射频IC理论基础，深入理解噪声理论、反馈系统理论以及高频/毫米波电路的设计难点； 6、设计与PLL相配套使用的模拟电路能力，例如低噪声LDO，低噪声Bandgap以及其他低频模拟电路； 7、在国际主流学术期刊或会议（如 ISSCC、VLSI、JSSC、TMTT、TCAS等）上发表过高性能小数或FMCW调频PLL以及高频/毫米波相关学术文章者优先考虑。