1. 参与5G/6G基带调制解调器(Modem)IC逻辑电路的设计、仿真与验证工作； 2. 使用Verilog或SystemVerilog完成子模块RTL开发、模块集成和时序分析； 3. 撰写设计文档，参与项目例会，定期汇报进度。 1. 2027年应届硕士毕业生，电子、通信工程、集成电路、微电子、计算机等相关专业； 2. 熟练掌握Verilog/SystemVerilog，有实际FPGA或ASIC项目经验者优先； 3. 对信号处理、无线通信原理有基础理论知识，了解modem系统架构优先； 4. 逻辑思维强，学习能力好，有良好团队合作和沟通表达能力； 5. 责任心强，能承受研发压力，愿意系统深入学习芯片设计流程。